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黄 琨,马 可,曾洪博,张 戈,章隆兵.一种分片式多核处理器的用户级模拟器.软件学报,2008,19(4):1069-1080
一种分片式多核处理器的用户级模拟器
A Use-Level Simulator for Tiled Chip Multiprocessor
投稿时间:2007-02-05  修订日期:2007-05-24
DOI:
中文关键词:  分片式CMP(chip multiprocessor)  模拟器  片上网络  性能分析  龙芯2号微处理器
英文关键词:tiled CMP (chip multiprocessor)  simulator  network on chip  performance analysis  Godson-2 processor
基金项目:Supported by the National Natural Science Foundation of China under Grant No.60673146 (国家自然科学基金); the National Natural Foundation of China for Distinguished Young Scholars under Grant No.60325205 (国家杰出青年基金); the National High-Tech Research and Development Plan of China under Grant No.2006AA010201 (国家高技术研究发展计划(863)); the National Basic Research Program of China under Grant No.2005CB321600 (国家重点基础研究发展计划(973)); the Beijing Natural Science Foundation of China under Grant No.4072024 (北京市自然科学基金); the Knowledge Innovation Program of the Institute of Computing Technology, the Chinese Academy of Sciences under Grant No.20066012 (中国科学院计算技术研究所知识创新课题)
作者单位
黄 琨 中国科学院 计算技术研究所 系统结构重点实验室,北京 100080
中国科学院 研究生院,北京 100049 
马 可 中国科学技术大学 计算机科学与技术系,安徽 合肥 230027 
曾洪博 中国科学院 计算技术研究所 系统结构重点实验室,北京 100080
中国科学院 研究生院,北京 100049 
张 戈 中国科学院 计算技术研究所 系统结构重点实验室,北京 100080 
章隆兵 中国科学院 计算技术研究所 系统结构重点实验室,北京 100080 
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中文摘要:
      随着片上晶体管资源的增多和互连线延迟的加大,分片式多核微处理器已成为多核处理器设计的新方向.为了对这种新型处理器进行体系结构的深入研究和设计空间的探索,设计并实现了针对分片式多核处理器的用户级多核性能模拟器.该多核模拟器在龙芯2号单处理器核的基础上,完整地模拟了基于目录的Cache一致性协议和存储转发式片上互联网络的结构模型,详细地刻画了由于系统乱序处理各种请求应答和请求之间的冲突而造成的时序特性,可以通过运行各种串行或并行的工作负载对多核处理器的各种重要性能指标加以评估,为多核处理器的结构设计提供了快速、灵活、高效的研究平台.
英文摘要:
      As the transistor resources and delay of interconnect wires increase, the tiled multi-core processor has been a new direction for multi-core processor. In order to thoroughly study new type processor and explore the design space of it, this paper designs and implements a user-level performance simulator for the tiled CMP architecture. The simulator adopts the directory-based Cache Coherence Protocol and the architecture of store-and-forward Network- on-Chip with Godson-2 CPU as the processing core model, and depicts out-of-order transacted requests and responses and conflictions of requests and their timing characteristics in detail. The simulator can be used to evaluate all kinds of important performance features of the tiled CMP (chip multiprocessor) architecture by running all kinds of sequential or parallel workloads, and thus provides a fast, flexible and efficient platform for architecture design of multi-core processor.
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